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Capítulo 5 - VHDL CONCURRENTE Y SECUENCIAL

5.1. Sentencias concurrentes
5.1.1. Procesos
5.1.2. Bloques
5.1.3. Sentencia when-else
5.1.4. Sentencia with-select
5.2. Sentencias secuenciales
5.2.1. Sentencia wait
5.2.2. Sentencias condicionales
5.2.2.1. If-then-elsif-else
5.2.2.2. Case-when
5.2.2.3. Bucles
5.2.2.3.1. For-loop
5.2.2.3.2. While
5.2.2.3.3. Loop
5.2.2.3.4. Exit
5.2.2.3.5. Next
5.2.2.4. Null
5.3. Cuestiones y ejercicios

Tras presentar los elementos básicos que componen una descripción en VHDL, en este capítulo se exponen las sentencias más importantes del lenguaje, las cuales se clasifican atendiendo a su carácter: concurrente o secuencial.

5.1 SENTENCIAS CONCURRENTES

Las sentencias concurrentes son aquéllas que se ejecutan simultáneamente en la simulación, es decir, no existe una prioridad entre unas u otras. Se utilizan para el modelado del hardware porque describen adecuadamente su comportamiento. Deben de formar parte siempre del cuerpo de arquitecturas o de bloques. Son las siguientes:

procesos

asignaciones concurrentes a señal

llamadas concurrentes a procedimientos

bloques

instanciaciones de componentes

sentencias assert-report

sentencias generate

En el capítulo anterior ya se dedicaron sendos apartados a la instanciación de componentes y a assert-report. Por otra parte, los procedimientos y las sentencias generate dispondrán asimismo de respectivos apartados en el capítulo 6.

Por tanto este capítulo se limita a los procesos, bloques y asignaciones a señales, en lo que respecta a las sentencias concurrentes.